Der Blick auf die Display-Industrie hatte bereits eine Struktur sichtbar gemacht, die sich in mehreren deutschen Industriefällen wiederholt: Es fehlt nicht an Fähigkeiten, sondern an einer bestimmten Schicht. Deutschland hält bei Displays die Zulieferschicht – Merck, Schott, Aixtron, Manz, von Ardenne –, aber nicht die Panel-Fab, also die Instanz, die aus Tausenden Prozessschritten ein funktionierendes, massenhaft reproduzierbares Produkt macht. Kein anderer Fall zeigt diese Trennung so klar wie die Halbleiterfabrik – gemeint ist hier durchgehend die Fab für Logikchips auf führenden Prozessknoten, wie sie TSMC, Samsung oder Intel betreiben. Das grenzt den Fall bewusst ab von den Leistungshalbleiter- und Automotive-Fabs, wie Infineon, NXP oder – bis zu ihrem Verkauf 2023 – Elmos sie in Deutschland selbst betreiben: Dort geht es um reife, nicht um führende Prozessknoten, und die Frage nach der Architekturmacht stellt sich dort anders, wie ein späterer Beitrag zu diesen drei Anbietern noch zeigen wird. Gerade weil die Trennung zwischen Komponenten- und Architekturschicht bei der Logikchip-Fab so klar hervortritt, lohnt es sich, sie als Referenzfall zu nehmen, an dem sich der Mechanismus selbst studieren lässt – losgelöst von der Verlaufserzählung, die die meisten anderen Industriefälle (Automobil, Batteriezelle) begleitet. Dazu lohnt sich ein genauerer Blick: auf den eigentlichen Fertigungsprozess innerhalb der Fab, auf das Zuliefer-Ökosystem, aus dem sie sich zusammensetzt, auf die wachsende Rolle der Metrologie darin – und auf die unterschiedlichen Positionen, die deutsche und europäische Anbieter in diesem Gefüge tatsächlich einnehmen.
Zwei Schichten, ein Produkt
Eine moderne Chipfabrik vereint mehr als zweitausend eng getaktete Prozessschritte zu einem einzigen Wafer. Damit das funktioniert, braucht es zwei grundverschiedene Dinge. Das eine ist Komponentenwissen: die einzelnen Maschinen, Materialien und Chemikalien, die in den Prozess eingehen. Das andere ist Architekturwissen: das Wissen darüber, wie diese Komponenten so zusammengeführt werden, dass am Ende ein Wafer mit brauchbarer Ausbeute herauskommt – Rezeptur, Defektkontrolle, Feinabstimmung über Zehntausende Parameter hinweg. Beides ist notwendig, aber nur eines davon ist knapp. Komponenten kann kaufen, wer zahlt. Architekturwissen nicht.
Auch im Display-Fall war die deutsche Zulieferschicht stark – Aixtron etwa hält bei MOCVD-Beschichtungsanlagen rund 75 bis 77 Prozent Weltmarktanteil (Gartner/Yole). Der entscheidende Unterschied zum Halbleiterfall liegt nicht in der Stärke der Position, sondern in ihrer Exklusivität: Aixtron hat mit Veeco (USA) und AMEC (China) reale Wettbewerber, und schon der Display-Essay hatte mit Corning eine Gegenprobe zu Schotts Zulieferposition markiert. Bei Zeiss SMT und Trumpf dagegen gibt es diese Relativierung nicht. Zeiss SMT in Oberkochen ist alleiniger Lieferant der optischen Säulen für ASMLs EUV-Scanner – ein Weltmarktanteil von 100 Prozent, ohne Zweitanbieter. ASML selbst schreibt in seinem Geschäftsbericht, ein Ausfall dieser Lieferbeziehung würde das eigene Geschäft zum Erliegen bringen. Trumpf aus Ditzingen liefert mit demselben Alleinstellungsanspruch den Hochleistungslaser, der im EUV-Prozess das Zinnplasma erzeugt. Kein Chip unterhalb von sieben Nanometern entsteht ohne diese beiden Zulieferungen. Das ist keine Nische, sondern ein echter Engpass in der globalen Lieferkette – und trotzdem bleibt es die Komponentenschicht: Zeiss und Trumpf bauen die Werkzeuge, sie betreiben keine Fab.
Der Innenblick: was in einer Fab tatsächlich passiert
Um zu verstehen, warum die Architekturschicht so schwer zu erreichen ist, hilft ein Blick auf den eigentlichen Fertigungsprozess. Ein moderner Logikchip durchläuft, ausgehend vom rohen Siliziumwafer, mehrere hundert bis über tausend einzelne Prozessschritte, verteilt auf etwa neunzig gemusterte Schichten – und das über drei bis vier Monate hinweg, bevor der fertige Wafer die sogenannte Front-End-Fertigung verlässt. Der Grundzyklus wiederholt sich für jede dieser rund neunzig Schichten: Zunächst wird eine dünne Schicht aufgebracht (Oxidation oder Abscheidung), dann wird sie mittels Fotolithografie strukturiert – ein Fotolack wird aufgetragen, durch eine Maske hindurch mit UV- oder EUV-Licht belichtet und entwickelt, sodass nur die belichteten oder unbelichteten Bereiche stehen bleiben. Anschließend wird durch diese Lackmaske hindurch geätzt (heute überwiegend per Plasma, wegen der besseren Präzision und senkrechteren Kanten) oder es werden per Ionenimplantation gezielt Fremdatome eingebracht, die die elektrischen Eigenschaften des darunterliegenden Siliziums verändern. Danach wird der Lack entfernt, der Wafer gereinigt und optisch wie elektronenmikroskopisch auf Fehler, Überlagerungsgenauigkeit und Linienbreite geprüft – bei zu vielen Defekten wird die gesamte Schicht verworfen und wiederholt. Erst nach Abschluss aller Schichten folgen Metallisierung (Aufbau der Leiterbahnen zwischen den Transistoren) und chemisch-mechanisches Polieren (CMP), das die Oberfläche zwischen den Schichten wieder einebnet. Am Ende steht die Back-End-Fertigung: Vereinzelung der Chips aus dem Wafer, Verpackung und Test.
Entscheidend ist, was diese Beschreibung banal klingen lässt und in der Praxis nicht ist: Jeder einzelne dieser Schritte muss mit einer Präzision im Bereich weniger Atomlagen kontrolliert werden, und jeder Schritt beeinflusst die Erfolgswahrscheinlichkeit aller nachfolgenden Schritte. Bei tausend Schritten multiplizieren sich selbst kleinste Fehlerraten zu einer Ausbeute, die über wirtschaftlichen Erfolg oder Misserfolg entscheidet – genau das Problem, an dem sich, wie unten gezeigt, selbst TSMC bei der Verlagerung ins Ausland abarbeitet.
Die Metrologie: Sensorik der Architekturmacht
Dass Architekturwissen überhaupt entstehen kann, hängt an einer Funktion, die in der öffentlichen Wahrnehmung meist hinter Lithografie und Ätztechnik zurücktritt, aber in den letzten Jahren an Gewicht gewonnen hat: die Metrologie, also die Messung und Inspektion jedes einzelnen Prozessschritts. Mit jedem Sprung zu kleineren Strukturbreiten (5 Nanometer, 3 Nanometer, künftig darunter) sinken die zulässigen Toleranzen für Überlagerungsgenauigkeit (Overlay) und kritische Dimensionen in einen Bereich, der ohne kontinuierliche, hochpräzise Vermessung gar nicht mehr beherrschbar ist. Der Markt für Halbleiter-Metrologie- und Inspektionsgeräte wächst deshalb schneller als die Branche insgesamt, und selbst ASML integriert Metrologie inzwischen unmittelbar in seine Lithografiesysteme statt sie als nachgelagerten Prüfschritt zu behandeln.
Für die Unterscheidung zwischen Komponenten- und Architekturwissen ist die Metrologie ein aufschlussreicher Grenzfall. Die Messgeräte selbst – von KLA, Applied M…